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IDT70V9359/49L
High-Speed 3.3V 8/4K x 18 Dual-Port Synchronous Pipelined Static RAM
Industrial and Commercial Temperature Ranges
Timing Waveform of Read Cycle for Flow-Through Output
( FT /PIPE "X" = V IL ) (3,7)
t CYC1
CLK
CE 0
t CH1
t CL1
t SC
t HC
t SC
t HC
CE 1
t SB
t HB
UB , LB
R/ W
t SW t HW
t SA
t HA
t SB
t HB
ADDRESS
(5)
An
t CD1
An + 1
t DC
An + 2
An + 3
t CKHZ (1)
DATA OUT
Qn
Qn + 1
Qn + 2
t CKLZ
(1)
(1)
t OHZ
t OLZ
(1)
t DC
OE
(2)
t OE
Timing Waveform of Read Cycle for Pipelined Operation
( FT /PIPE "X" = V IH ) (3,7)
t CYC2
5638 drw 07
CLK
CE 0
t CH2
t CL2
t SC
t HC
t SC
t HC
(4)
CE 1
UB , LB
R/ W
t SB
t SW
t HB
t HW
t SB
(6)
t HB
t SA
t HA
(5)
ADDRESS
An
(1 Latency)
An + 1
t CD2
An + 2
t DC
An + 3
DATA OUT
Qn
Qn + 1
Qn + 2
(6)
t CKLZ
(1)
t OHZ
(1)
t OLZ
(1)
OE
(2)
t OE
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2).
2. OE is asynchronously controlled; all other inputs are synchronous to the rising clock edge.
3. ADS = V IL and CNTRST = V IH .
5638 drw 08
4. The output is disabled (High-Impedance state) by CE 0 = V IH , CE 1 = V IL
following the next rising edge of the clock. Refer to Truth Table 1.
5. Addresses do not have to be accessed sequentially since ADS = V IL constantly loads the address on the rising edge of the CLK; numbers
are for reference use only.
6. If UB or LB was HIGH, then the Upper Byte and/or Lower Byte of DATA OUT for Qn + 2 would be disabled (High-Impedance state).
7. "X' here denotes Left or Right port. The diagram is with respect to that port.
9
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